Intelsat Register for First Xa and First Xt
 無印 Xa と無印 Xt における Intelsat レジスタ バナー


赤太文字:変更するとハングアップするレジスタ
黒太文字:変更するとパフォーマンスを変更できるレジスタ
青太文字:デフォルトのレジスタ値
00H  [86H]
*7 : Vendor Identification No
 6 : 同上
 5 : 同上
 4 : 同上
 3 : 同上
*2 : 同上
*1 : 同上
 0 : 同上

01H  [80H]
*7 : Vendor Identification No
 6 : 同上
 5 : 同上
 4 : 同上
 3 : 同上
 2 : 同上
 1 : 同上
 0 : 同上

02H  [A3H]
*7 : Device Identification No
 6 : 同上
*5 : 同上
 4 : 同上
 3 : 同上
 2 : 同上
*1 : 同上
*0 : 同上

03H  [04H]
 7 : Device Identification No
 6 : 同上
 5 : 同上
 4 : 同上
 3 : 同上
*2 : 同上
 1 : 同上
 0 : 同上

04H  [06H]
 7 : Reserved
 6 : PCI Parity Error enable 1=enable  0=disable (オシレーターもしくは CPU 交換時 0 に設定)
 5 : Reserved
 4 : Reserved
 3 : Reserved
*2 : Bus Master Operations   Enable (R/O)
*1 : Enable Memory Access    1=enable  0=disable
 0 : Enable I/O Access (R/O) 

05H  [01H]
 7 : Reserved
 6 : Reserved
 5 : Reserved
 4 : Reserved
 3 : Reserved
 2 : Reserved
 1 : Reserved
*0 : SEER# signal enable     1=enable  0=disable

06H  [00H]
 7 : Reserved
 6 : Reserved
 5 : Reserved
 4 : Reserved
 3 : Reserved
 2 : Reserved
 1 : Reserved
 0 : Reserved

07H  [A4H]
*7 : Reserved
 6 : SEER# Status 1=assert   (Signaled System Error)
*5 : Master Abort Status     1=terminate
 4 : Target Abort Status     1=terminate
 3 : Reserved
*2 : DEVSEL# Timing Status   (R/O)
 1 : 同上
 0 : PCI Data Parity Detected

08H  [11H]
 7 : Revision Identification Number
 6 : 同上
 5 : 同上
*4 : 同上
 3 : 同上
 2 : 同上
 1 : 同上
*0 : 同上

09H  [00H]
 7 : Register-level Program  interface
 6 : 同上
 5 : 同上
 4 : 同上
 3 : 同上
 2 : 同上
 1 : 同上
 0 : 同上

0AH  [00H]
 7 : Sub-Class Code
 6 : 同上
 5 : 同上
 4 : 同上
 3 : 同上
 2 : 同上
 1 : 同上
 0 : 同上

0BH  [06H]
 7 : Base-Class Code
 6 : 同上
 5 : 同上
 4 : 同上
 3 : 同上
*2 : 同上
*1 : 同上
 0 : 同上

0DH  [20H]
 7 : Latency Timer Number
 6 : 同上
*5 : 同上
 4 : 同上
 3 : Reserved
 2 : Reserved
 1 : Reserved
 0 : Reserved

0FH  [00H]
 7 : BIST Supportes (R/O)
 6 : Start BIST
 5 : Reserved
 4 : Reserved
 3 : Completion Code(R/O)
 2 : 同上
 1 : 同上
 0 : 同上

50H  [C7H]
*7 : Reserved
*6 : Reserved
 5 : Reserved
 4 : Reserved
 3 : Reserved
*2 : Primary Cache Enable    1=enable  0=disable     
*1 : Host Operation Frequency 00=Reserve 01=50MHz (オシレーター交換時 11 に設定)
*0 : 10=60MHz 11=66MHz

51H  [80H]
*7 : Deturbo Mode Frequency  Adjustment Value
 6 : 同上
 5 : Reserved
 4 : Reserved
 3 : Reserved
 2 : Reserved
 1 : Reserved
 0 : Reserved

52H  [A3H]
*7 : Secondary Cache Size    00=not populated
 6 : 01=Reserved   10=256KB  11=512KB
*5 : SRAM Type    0=standard 1=burst SRAM
 4 : Reserved
 3 : Cache Byte Control      1=write en. 0=byte sel.
 2 : SRAM Connectivity       1=async. SRAM  0=LX MODE
*1 : Reserved
*0 : Secondary Cache Enable  1=enable  0=disable

53H  [0BH]
 7 : Reserved
 6 : Reserved
 5 : Reserved
 4 : Reserved
*3 : Read-Around-Write Enable1=enable  0=disable
 2 : Reserved
*1 : Host-to-PCI Posting     1=enable  0=disable
*0 : Reserved

54H  [07H]
 7 : Reserved
 6 : Reserved
 5 : Reserved
 4 : Reserved
 3 : Reserved
*2 : LBXs Connected to TRDY# 1=connected 0=not con.
*1 : CPU-to-PCI Burst Enable 1=enable  0=disable
*0 : PCI-to-Memory Posting   1=enable  0=disable

55H  [00H]
 7 : Reserved
 6 : Reserved
 5 : Reserved
 4 : Reserved
 3 : Reserved
 2 : Reserved
 1 : Reserved
 0 : L2 Cache Zero Wait      1=0wait   0=1wait

57H  [05H]
 7 : DRAM Burst Timing       00=X444 R/W  10=Reserved
 6 : 01=X-4-4-4 R X-3-3-3 W  11=X-3-3-3 R/W (メモリの個体差によってはこの設定をするとパリティエラーがでます)
 5 : Parity Error Mask       1=mask  0=not mask
 4 : 0-Active RAS# Mode
 3 : SMM Enable              See offset 72h
*2 : Burst of Four Refresh   1=enable  0=disable
 1 : Reserved
*0 : Refresh Enable          1=enable  0=disable

58H  [00H]
 7 : Reserved
 6 : Reserved
 5 : Reserved
 4 : Reserved
 3 : Reserved
 2 : Reserved
 1 : RAS# Wait-State         1=one additional wait
 0 : CAS# Wait-State         1=one additional wait

59H  [57H]
 7 : Programmable Attribute  Map Registers (59h-5Fh)
*6 : 同上
 5 : 同上
*4 : 同上
 3 : 同上
*2 : 同上
*1 : 同上
*0 : 同上

5AH  [00H]
 7 : Programmable Attribute  Map Registers (59h-5Fh)
 6 : 同上
 5 : 同上
 4 : 同上
 3 : 同上
 2 : 同上
 1 : 同上
 0 : 同上

5BH  [00H]
 7 : Programmable Attribute  Map Registers (59h-5Fh)
 6 : 同上
 5 : 同上
 4 : 同上
 3 : 同上
 2 : 同上
 1 : 同上
 0 : 同上

5CH  [00H]
 7 : Programmable Attribute  Map Registers (59h-5Fh)
 6 : 同上
 5 : 同上
 4 : 同上
 3 : 同上
 2 : 同上
 1 : 同上
 0 : 同上

5DH  [70H]
 7 : Programmable Attribute  Map Registers (59h-5Fh)
*6 : 同上
*5 : 同上
*4 : 同上
 3 : 同上
 2 : 同上
 1 : 同上
 0 : 同上

5EH  [00H]
 7 : Programmable Attribute  Map Registers (59h-5Fh)
 6 : 同上
 5 : 同上
 4 : 同上
 3 : 同上
 2 : 同上
 1 : 同上
 0 : 同上

5FH  [55H]
 7 : Programmable Attribute  Map Registers (59h-5Fh)
*6 : 同上
 5 : 同上
*4 : 同上
 3 : 同上
*2 : 同上
 1 : 同上
*0 : 同上

60H  [08H]
 7 : DRAM Row Boundary       Registers (60h-67h)
 6 : 同上
 5 : 同上
 4 : 同上
*3 : 同上
 2 : 同上
 1 : 同上
 0 : 同上

61H  [10H]
 7 : DRAM Row Boundary       Registers (60h-67h)
 6 : 同上
 5 : 同上
*4 : 同上
 3 : 同上
 2 : 同上
 1 : 同上
 0 : 同上

62H  [30H]
 7 : DRAM Row Boundary       Registers (60h-67h)
 6 : 同上
*5 : 同上
*4 : 同上
 3 : 同上
 2 : 同上
 1 : 同上
 0 : 同上

63H  [50H]
 7 : DRAM Row Boundary       Registers (60h-67h)
*6 : 同上
 5 : 同上
*4 : 同上
 3 : 同上
 2 : 同上
 1 : 同上
 0 : 同上

64H  [50H]
 7 : DRAM Row Boundary       Registers (60h-67h)
*6 : 同上
 5 : 同上
*4 : 同上
 3 : 同上
 2 : 同上
 1 : 同上
 0 : 同上

65H  [50H]
 7 : DRAM Row Boundary       Registers (60h-67h)
*6 : 同上
 5 : 同上
*4 : 同上
 3 : 同上
 2 : 同上
 1 : 同上
 0 : 同上

66H  [50H]
 7 : DRAM Row Boundary       Registers (60h-67h)
*6 : 同上
 5 : 同上
*4 : 同上
 3 : 同上
 2 : 同上
 1 : 同上
 0 : 同上

67H  [50H]
 7 : DRAM Row Boundary       Registers (60h-67h)
*6 : 同上
 5 : 同上
*4 : 同上
 3 : 同上
 2 : 同上
 1 : 同上
 0 : 同上

68H  [00H]
 7 : DRAM Row Boundary Ext.  Registers (68h-6Bh)
 6 : 同上
 5 : 同上
 4 : 同上
 3 : 同上
 2 : 同上
 1 : 同上
 0 : 同上

69H  [00H]
 7 : DRAM Row Boundary Ext.  Registers (68h-6Bh)
 6 : 同上
 5 : 同上
 4 : 同上
 3 : 同上
 2 : 同上
 1 : 同上
 0 : 同上

6AH  [00H]
 7 : DRAM Row Boundary Ext.  Registers (68h-6Bh)
 6 : 同上
 5 : 同上
 4 : 同上
 3 : 同上
 2 : 同上
 1 : 同上
 0 : 同上

6BH  [00H]
 7 : DRAM Row Boundary Ext.  Registers (68h-6Bh)
 6 : 同上
 5 : 同上
 4 : 同上
 3 : 同上
 2 : 同上
 1 : 同上
 0 : 同上

70H  [7FH]
 7 : SERR# on Received Target Abort
*6 : SERR# on Transmitted PCI Data Parity Error
*5 : SEER# on Received PCI   Data Parity Error
*4 : SEER# on PCI Address    Parity Error
*3 : PERR# on Receiving data Parity Error
*2 : L2 Cache Parity Enable  1=enable  0=disable
*1 : SERR# on DRAM/L2 Cache  Data Parity Err. Enable
*0 : MCHK on DRAM/L2 Cache   Data Parity Err. Enable

71H  [20H]
 7 : Reserved
 6 : PCI Transmitted Data    Parity Error
*5 : PCI Received Data       Parity Error
 4 : PCI Address             Parity Error
 3 : Main Memory Data        Parity Error
 2 : L2 Cache Data           Parity Error
 1 : Reserved
 0 : Shoutdown Cycle Detected

72H  [00H]
 7 : Reserved
 6 : Reserved
 5 : Open SMRAM Space
 4 : Close SMRAM Space
 3 : Lock SMRAM Space
 2 : SMM Base Segment
 1 : 同上
 0 : 同上

78H  [F0H]
*7 : Memory Space Gap Start  Address
*6 : 同上
*5 : 同上
*4 : 同上
 3 : Reserved
 2 : Reserved
 1 : Reserved
 0 : Reserved

79H  [80H]
*7 : Memory Space Gap Enable
 6 : Memory Space Gap Size   000=1MB  001=2MB
 5 : 011=4MB  111=8MB        other combinations=Res.
 4 : 同上
 3 : Reserved
 2 : Reserved
 1 : Reserved
 0 : Reserved

7CH  [80H]
*7 : Transparent Buffer      Writes
 6 : Reserved
 5 : Reserved
 4 : Reserved
 3 : Buffer Range
 2 : 同上
 1 : 同上
 0 : 同上

7DH  [12H]
 7 : Reserved
 6 : Reserved
 5 : Byte Merging
*4 : 128KB VGA Range         Attribute Enable
 3 : Reserved
 2 : Reserved
*1 : No LOCK Requests
 0 : Reserved

7EH  [00H]
 7 : Buffer Offset
 6 : 同上
 5 : 同上
 4 : 同上
 3 : Reserved
 2 : Reserved
 1 : Reserved
 0 : Reserved

7FH  [00H]
 7 : Buffer Offset
 6 : 同上
 5 : 同上
 4 : 同上
 3 : 同上
 2 : 同上
 1 : 同上
 0 : 同上


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